創意 HBM4E IP 完成設計定案 攜手台積電 2 奈米、CoWoS-L 搶攻 AI ASIC
Celine
HBM4E PHY 與控制器 IP 獲客戶採用 傳輸速度達 16Gbps
特殊應用晶片（ASIC）廠創意電子（3443）今日（9/23）宣布，旗下 HBM4E 實體層（PHY）與控制器（Controller）矽智財（IP）已完成設計定案，並獲客戶 AI ASIC 採用，正式切入新一代高頻寬記憶體（HBM）與 AI 加速器應用。
創意表示，HBM4E PHY 與控制器 IP 採用台積電（2330）強化版 2 奈米（N2P）製程，以及 CoWoS-L 先進封裝技術，藉此提升 AI 加速器在頻寬、功耗效率與系統整合方面的表現。
創意指出，新一代 HBM4E IP 可將資料傳輸速度提升至 16Gbps，同時兼顧功耗效率與晶片面積。透過專有的矽中介層（interposer）布線技術，進一步針對訊號完整性（SI）與電源完整性（PI）進行最佳化，並可支援多種台積電 CoWoS 封裝架構。
支援 SoIC-X 3D 架構 整合 TSV 打造完整連接路徑
因應 AI 晶片朝 3D 堆疊與異質整合發展，創意 HBM4E IP 也提供專為台積電 SoIC-X 技術設計的 face-up 版本，以支援更複雜的 3D 系統整合單晶片（SoIC）架構。
創意表示，該 IP 整合專用矽穿孔（Through-Silicon Vias，TSVs），可同時支援訊號輸入、輸出，以及向上層晶片提供電源，為 3D 堆疊架構建立完整的訊號與電力傳輸路徑。
此外，創意 HBM4E IP 也整合 proteanTecs 的互連監測技術，可提升 PHY 測試及特性分析的可視性，進一步強化終端產品在實際運作環境下的效能與可靠度。
HBM4E 瞄準 AI 加速器 HBM、Chiplet 與 3D 堆疊一次整合
隨著 AI 模型規模持續擴大，AI 加速器對記憶體頻寬及資料傳輸效率的要求不斷提高，HBM 已成為高階 AI 晶片的重要關鍵元件。創意表示，HBM4E 在頻寬與系統層級效能方面，將為新一代 AI 加速器帶來進一步提升。
創意技術長 Igor Elkanovich 表示，透過整合公司的 face-up HBM、face-up UCIe 及 GLink-3D IP，可提供完整的 3D SoIC 架構介面 IP 解決方案，讓客戶能夠整合 HBM、小晶片（Chiplet）與 3D 堆疊，充分發揮先進製程技術的效能。
台積電先進製程與封裝需求升溫 ASIC 供應鏈持續受惠 AI
此次創意 HBM4E IP 完成設計定案並獲得 AI ASIC 客戶採用，也凸顯 AI 晶片設計正從單純追求運算效能，進一步朝 HBM、Chiplet、先進封裝及 3D 整合等系統級架構發展。
對創意而言，HBM4E IP 同時串接台積電 N2P、CoWoS-L 及 SoIC-X 等先進製程與封裝技術，若後續 AI ASIC 客戶持續擴大採用，有望進一步拓展公司在高階 AI 晶片設計服務與先進封裝 IP 領域的布局。
在 AI 運算需求持續成長的背景下，HBM 高頻寬記憶體、Chiplet 及 3D 先進封裝的重要性同步提高，也使具備相關 IP 與 ASIC 整合能力的供應商成為 AI 晶片產業鏈的重要環節。
